Synthese Logique

[ EN COURS DE REDACTION ]

à propos de la synthèse logique open source :

site de Fabien Marteau

Carte Icebreaker avec FPGA LATTICE ICE40UP5k

DOCUMENTATION

https://github.com/icebreaker-fpga

Installations

Chaîne de développement

Avec le logiciel de simulation ghdl, le forçage des signaux d’entrée d’un composant à tester nécessite l’utilisation d’un composant testbench, à savoir un composant incluant le composant à tester

Dans notre exemple, le composant à tester est le composant cmp_1bit, décrit dans le fichier vhdl cmp_1bit.vhd.
Le test nécessite un composant cmp_1bit_tb, décirt dans le fichier vhdl cmp_1bit_tb.vhd, dans lequel on instancie cmp_1bit.

Composants Testbench

cmp_1bit.vhd

library IEEE;
use IEEE.std_logic_1164.all;


-- Pressing button 1 (A) and/or 2 (B) will compare the two signals
-- and enable one of the built-in LEDs:
--      A < B: L2
--      A = B: L1
--      A > B: L3

entity cmp_1bit is
port(  BTN1, BTN2, CLK : in std_logic;
		LED1, LED2, LED3 : out std_logic);
end entity cmp_1bit;

architecture arch_cmp_1bit of cmp_1bit is
begin


process(CLK)
begin
	if rising_edge(CLK) then
		if BTN1>BTN2 then LED1 <= '1'; LED2 <= '0'; LED3 <= '0';
		elsif BTN1=BTN2 then LED1 <= '0'; LED2 <= '1'; LED3 <= '0';
		elsif BTN1<BTN2 then LED1 <= '0'; LED2 <= '0'; LED3 <= '1';
		else LED1 <= '0'; LED2 <= '0'; LED3 <= '0';
		end if;
	end if;	
end process;


end arch_cmp_1bit;

cmp_1bit_tb.vhd

library IEEE;
use IEEE.std_logic_1164.all;
use work.all;



entity cmp_1bit_tb is
end cmp_1bit_tb;


architecture arch_cmp_1bit_tb of cmp_1bit_tb is

signal BTN1, BTN2, LED1, LED2, LED3, CLK : std_logic;
constant CLK_period : time := 20 ns; 

begin

cmp_1bit_0 : entity cmp_1bit port map (
BTN1 => BTN1,
BTN2 => BTN2,
CLK => CLK,
LED1 => LED1,
LED2 => LED2,
LED3 => LED3
);

-- Clock definition.
CLK_process :process
      begin
        CLK <= '0';
        wait for CLK_period / 2;
        CLK <= '1';
        wait for CLK_period / 2;
      end process;

stimuli: process
      begin
        BTN1 <= '0'; BTN2 <= '0'; -- Initial conditions.
        wait for 100 ns;
		BTN1 <= '0'; BTN2 <= '1';
        wait for 100 ns;
		BTN1 <= '1'; BTN2 <= '0';
        wait for 100 ns;
        BTN1 <= '1'; BTN2 <= '1';
        wait;
end process;


end arch_cmp_1bit_tb;

Sources

cmp_1bit.zip

Simulation

unzip cmp_1bit.zip
cd cmp_1bit.zip

# Compilation
ghdl -a cmp_1bit.vhd
ghdl -a cmp_1bit_tb.vhd

# Simulation
ghdl -e cmp_1bit_tb  nom de l'entité testbench à tester
ghdl -r cmp_1bit_tb --vcd=cmp1_bit_tb.vcd --vcd-enums --stop-time=1ms
 ./cmp_1bit_tb:info: simulation stopped by --stop-time @1ms

# Affichage
gtkwave cmp1_bit_tb.vcd -a layout.gtkw

Dans gtkwave, sélectionner les signaux à afficher et taper sur Insert

REMARQUE : dans gtkwave, pour sauvegarder la configuration , faire File –> write save file –> layout.gtkw

Synthèse Logique

# Conversion composant vhdl --> Verilog
yosys -m ghdl.so -p "ghdl cmp_1bit;  proc; opt; fsm; opt; memory; opt; write_verilog cmp_1bit.v"

# Synthèse  : -top : nom de l'entité de haut niveau
yosys -p "synth_ice40 -top cmp_1bit -json cmp_1bit.json"  "cmp_1bit.v"

# Place and route  ( *.pcf fichier de configuration des broches )
nextpnr-ice40 --up5k --json cmp_1bit.json --pcf broches.pcf --asc cmp_1bit.asc

# Chargement de la description sur la cible
icepack cmp_1bit.asc cmp_1bit.bin

Utilisation des Scripts

Exercices de VHDL

Vhdl