ASIC [Application Specified Integrated Devices]
Constructeurs de PLD : Xilinx / ALtera
A | B | C | S |
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0 | 0 | 0 | 0 |
0 | 0 | 1 | 1 |
0 | 1 | 0 | 0 |
0 | 1 | 1 | 1 |
1 | 0 | 0 | 1 |
1 | 0 | 1 | 1 |
1 | 1 | 0 | 0 |
1 | 1 | 1 | 1 |
A partir de la table de vérité ci-dessus :
$$ S=\bar{A}.\bar{B}.C+\bar{A}.B.C+A.B.C+A.\bar{B}.\bar{C}+A.\bar{B}.C $$
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Afin de réaliser des circuits séquentiels, en plus d’une matrice d’interconnexion, des bascules sont ajoutées :
La connexion des sorties de plusieurs composants logiques sur un même fil nécessite l’utilisation de portes 3 états :
En effet un même fil serait susceptible d’être forcé par 2 états contradictoires, d’où un conflit.
Lorsqu’un élément connecté à un fil force la valeur logique de ce fil, les autres éléments doivent être transparents ( déconnectés ), on appelle cela l’état haute impédance.
Une porte 3 états permet de réaliser la connexion à un bus :
On retrouve dans les CPLD des macrocellules contenant des bascules configurables, des multiplexeurs et des portes 3 états.
Ces macrocellules sont reliées à une matrice d’interconnexion.
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On peut considérer les FPGA comme des CPLD de plus grande capacité, avec en plus des composants spécialisés ( unité de calcul pour les nombres réels par exemple ).
Les environnements de développement des FPGAs permettent de choisir une architecture de processeur et ses périphériques dans une bibliothèque, de concevoir un nouveau périphérique en VHDL,
puis de programmer le processeur en langage C/C++ avec éventuellement un système d’exploitation.
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